ずんだもんと学ぶアナログ回路

余談 #1

FinFETからGAAへ：2 nmの中で何が変わった？

「ずんだもんと学ぶアナログ回路」余談 #1。プレーナー・FinFET・GAAを実物断面と模式図で解説。Apple A12/A14/M1/A17 ProとIntelの実ダイ写真、各社ロードマップも紹介します。

CFET、裏面給電、プロセス選択、チップレット、2.5D/3D実装まで。前提は第1回のMOSFETの基本です。

YouTube で見る（12:40）
  • 四国めたん（解説）
  • ずんだもん（質問）

1余談：トランジスタはなぜ立体になった？

ずんだもん質問

めたん、ニュースの2 nmとかGAAって、前に習ったMOSFETと違うのだ？

四国めたん

基本は同じよ。今回は余談として、トランジスタの形の進化を見ましょう。

動画の画面（「基本は同じよ。今回は余談として、トランジスタの形の進化を見ましょう。」の場面）
図 1

四国めたん

平らな形からFinFET、そしてGAAへ。なぜ立体になったのかが主役よ。

ずんだもん質問

ラピダスや、iPhoneとMacのチップにもつながる話なのだ？

動画の画面（「ラピダスや、iPhoneとMacのチップにもつながる話なのだ？」の場面）
図 2

四国めたん

ええ。構造を押さえてから、各社の歩みを年表で見ていくわ。

動画の画面（「ええ。構造を押さえてから、各社の歩みを年表で見ていくわ。」の場面）
図 3

2プレーナー型と短チャネル効果・DIBL

四国めたん

最初はプレーナー型。前に見た、基板の表面に通り道を作る形ね。

四国めたん：これはIntel公開の顕微鏡写真よ。ゲートの下の基板表面を使う、平らな構造なの。

動画の画面（「これはIntel公開の顕微鏡写真よ。ゲートの下の基板表面を使う、平らな構造なの。」の場面）
図 4

四国めたん

NMOSでは、ゲート電圧を上げると、絶縁膜の向こう側に電子が集まるの。

四国めたん：電流はソースとドレインの間を流れる。ゲートは、その通り道を上から制御するわ。

動画の画面（「電流はソースとドレインの間を流れる。ゲートは、その通り道を上から制御するわ。」の場面）
図 5

ずんだもん

小さくすれば、同じチップにたくさん並べられるのだ！

動画の画面（「小さくすれば、同じチップにたくさん並べられるのだ！」の場面）
図 6

四国めたん

そうね。でも、チャネルを短くするだけでは、電流を止めにくくなるの。

動画の画面（「そうね。でも、チャネルを短くするだけでは、電流を止めにくくなるの。」の場面）
図 7

四国めたん

ソースとドレインが近づくと、ドレインの電界も通り道に強く入り込むわ。

動画の画面（「ソースとドレインが近づくと、ドレインの電界も通り道に強く入り込むわ。」の場面）
図 8

四国めたん

オフでは、ソースの電子が越えるエネルギーの山を、ゲートで高くしておきたい。

動画の画面（「オフでは、ソースの電子が越えるエネルギーの山を、ゲートで高くしておきたい。」の場面）
図 9

四国めたん

ところがドレイン電圧を上げると、その山が下がって電子が入りやすくなるの。

四国めたん：これがDIBL、ドレイン誘起障壁低下。ドレインによって、電子の越える障壁が低くなる現象よ。

動画の画面（「これがDIBL、ドレイン誘起障壁低下。ドレインによって、電子の越える障壁が低くなる現象よ。」の場面）
図 10

ずんだもん

ゲートで止めたつもりでも、ドレインの影響で漏れてしまうのだ。

動画の画面（「ゲートで止めたつもりでも、ドレインの影響で漏れてしまうのだ。」の場面）
図 11

四国めたん

短チャネル効果では、しきい値の変化や、オンとオフの切れの悪化も問題になるわ。

動画の画面（「短チャネル効果では、しきい値の変化や、オンとオフの切れの悪化も問題になるわ。」の場面）
図 12

四国めたん

大事なのは、通り道の電位を、ドレインではなくゲートがどれだけ強く決められるか、ということなの。

動画の画面（「大事なのは、通り道の電位を、ドレインではなくゲートがどれだけ強く決められるか、ということなの。」の場面）
図 13

四国めたん

プレーナー型も、成熟した製造技術を使う回路などで、今も役に立っているの。

動画の画面（「プレーナー型も、成熟した製造技術を使う回路などで、今も役に立っているの。」の場面）
図 14

ずんだもん

もっと小さくしたいときは、ゲートで横からも囲めばよさそうなのだ。

動画の画面（「もっと小さくしたいときは、ゲートで横からも囲めばよさそうなのだ。」の場面）
図 15

3FinFET：上と左右の3面から制御（Intelが最初に量産）

四国めたん

その発想がFinFETよ。シリコンを、薄いヒレのように立てるの。

四国めたん：Intelの実物写真では、細いヒレと、それを横切るゲートが見えるわ。模式図と比べてね。

動画の画面（「Intelの実物写真では、細いヒレと、それを横切るゲートが見えるわ。模式図と比べてね。」の場面）
図 16

四国めたん

電流の進む向きに直角に切ると、図の右のような断面になるわ。

四国めたん：ここで示す形は、上と左右の3面を、絶縁膜を挟んだゲートで囲むの。

動画の画面（「ここで示す形は、上と左右の3面を、絶縁膜を挟んだゲートで囲むの。」の場面）
図 17

四国めたん

周りのゲートはつながっていて、同じ電圧で制御するわ。

四国めたん：細いヒレを複数の面から制御するので、ドレインに邪魔されにくくなるの。

動画の画面（「細いヒレを複数の面から制御するので、ドレインに邪魔されにくくなるの。」の場面）
図 18

ずんだもん質問

前に習ったチャネル幅Wは、どこになるのだ？

四国めたん

大まかには、上の幅と、左右の高さを足した長さが、1本分の幅になるわ。

動画の画面（「大まかには、上の幅と、左右の高さを足した長さが、1本分の幅になるわ。」の場面）
図 19

四国めたん

同じヒレを横に増やすと、電流の通り道も増える。幅は本数刻みで変わるの。

動画の画面（「同じヒレを横に増やすと、電流の通り道も増える。幅は本数刻みで変わるの。」の場面）
図 20

四国めたん

FinFETを量産で最初に使ったのは、Intelなの。

動画の画面（「FinFETを量産で最初に使ったのは、Intelなの。」の場面）
図 21

四国めたん

Intelは2011年、22 nm世代のTri-Gateを発表したわ。

動画の画面（「Intelは2011年、22nm世代のTri-Gateを発表したわ。」の場面）
図 22

四国めたん

2012年には、それを使ったIvy BridgeのCore製品を発売したの。

動画の画面（「2012年には、それを使ったIvy BridgeのCore製品を発売したの。」の場面）
図 23

ずんだもん

世界初の22 nm・Tri-Gate採用CPUが、パソコンに入ったのだ。すごいのだ！

動画の画面（「世界初の22nm・Tri-Gate採用CPUが、パソコンに入ったのだ。すごいのだ！」の場面）
図 24

四国めたん

これは同じ22 nm世代の、サーバー向け（Xeon E7 v2）のダイ写真よ。撮影者のクレジットは図の下にあるわ。

動画の画面（「これは同じ22nm世代の、サーバー向け（Xeon E7 v2）のダイ写真よ。撮影者のクレジットは図の下にあるわ。」の場面）
図 25

四国めたん

14 nm、7 nm、4 nmの世代のダイも並べたわ。縮尺はそろえていないの。

動画の画面（「14nm、7nm、4nmの世代のダイも並べたわ。縮尺はそろえていないの。」の場面）
図 26

四国めたん

回路ブロックの配置が見えるわ。配線層をはがした写真も含まれるの。

動画の画面（「回路ブロックの配置が見えるわ。配線層をはがした写真も含まれるの。」の場面）
図 27

4GAA：ナノシートの全周を囲む

ずんだもん質問

じゃあGAAでは、さらにどう変わるのだ？

四国めたん

ゲート・オール・アラウンド。通り道の断面を、ゲートでぐるっと囲むの。

動画の画面（「ゲート・オール・アラウンド。通り道の断面を、ゲートでぐるっと囲むの。」の場面）
図 28

四国めたん

今回見るナノシート型は、薄い板状のチャネルを、縦に積み重ねた形よ。

四国めたん：IBMの断面写真には、横長のシートが重なって見えるわ。周囲をゲートで囲む構造よ。

動画の画面（「IBMの断面写真には、横長のシートが重なって見えるわ。周囲をゲートで囲む構造よ。」の場面）
図 29

四国めたん

板と板の間にもゲートが入り、絶縁膜を挟んで、各シートの全周を囲むわ。

ずんだもん質問

縦に積んでも、電流は板に沿って、ソースとドレインの間を流れるのだ？

動画の画面（「縦に積んでも、電流は板に沿って、ソースとドレインの間を流れるのだ？」の場面）
図 30

四国めたん

その通り。ここではシートを並列につなぐの。上下へ順番に流すわけではないわ。

四国めたん：下側からも制御できるので、さらに短いチャネルで、電流を止めやすくなるの。

動画の画面（「下側からも制御できるので、さらに短いチャネルで、電流を止めやすくなるの。」の場面）
図 31

四国めたん

シートの幅も設計の調整に使える。ヒレの本数で調整するFinFETとは違うわ。

動画の画面（「シートの幅も設計の調整に使える。ヒレの本数で調整するFinFETとは違うわ。」の場面）
図 32

四国めたん

ただし、熱で電子が山を越える性質は残るわ。GAAでも、理想のスイッチではないの。

動画の画面（「ただし、熱で電子が山を越える性質は残るわ。GAAでも、理想のスイッチではないの。」の場面）
図 33

四国めたん

通常のMOSFETでは、室温の弱反転で電流を10倍にするのに、ゲート電圧を約60 mV以上は変えないといけないの。

動画の画面（「通常のMOSFETでは、室温の弱反転で電流を10倍にするのに、ゲート電圧を約60mV以上は変えないといけないの。」の場面）
図 34

四国めたん

しかも、薄い板を残して周りにゲートを作るので、製造はさらに難しくなるの。

動画の画面（「しかも、薄い板を残して周りにゲートを作るので、製造はさらに難しくなるの。」の場面）
図 35

5各社のGAA導入の歩み（Samsung・TSMC・Intel）

ずんだもん質問

GAAを最初に生産したのは、TSMCなのだ？

四国めたん

先にSamsungが、2022年6月に、3 nmのGAAロジックで初期生産を発表したわ。

動画の画面（「先にSamsungが、2022年6月に、3nmのGAAロジックで初期生産を発表したわ。」の場面）
図 36

四国めたん

TSMCは、2025年の第4四半期に、ナノシートを使うN2の量産を始めたの。

動画の画面（「TSMCは、2025年の第4四半期に、ナノシートを使うN2の量産を始めたの。」の場面）
図 37

四国めたん

TSMCの3 nmはFinFETだったわ。同じ3 nmという名前でも、構造は違うのよ。

動画の画面（「TSMCの3nmはFinFETだったわ。同じ3nmという名前でも、構造は違うのよ。」の場面）
図 38

四国めたん

Intelも、GAAのRibbonFETを使う18Aを、2025年に生産に入れたわ。

動画の画面（「Intelも、GAAのRibbonFETを使う18Aを、2025年に生産に入れたわ。」の場面）
図 39

6全体像：プロセスロードマップ（年と世代名）

ずんだもん

ここまでの流れを、年表で見たいのだ！

動画の画面（「ここまでの流れを、年表で見たいのだ！」の場面）
図 40

四国めたん

横軸は年、行は会社よ。量産、試作、これからの計画を分けて見ましょう。

動画の画面（「横軸は年、行は会社よ。量産、試作、これからの計画を分けて見ましょう。」の場面）
図 41

四国めたん

同じ3 nmでも、会社によってFinFETとGAAがある。世代名だけでは構造は分からないの。

動画の画面（「同じ3nmでも、会社によってFinFETとGAAがある。世代名だけでは構造は分からないの。」の場面）
図 42

四国めたん

実線の枠は生産や試作の実績、破線は各社の計画よ。計画は変わることもあるわ。

動画の画面（「実線の枠は生産や試作の実績、破線は各社の計画よ。計画は変わることもあるわ。」の場面）
図 43

四国めたん

CFETは研究段階。IRDSの2024年版は、導入を2031年ごろと予測しているわ。

動画の画面（「CFETは研究段階。IRDSの2024年版は、導入を2031年ごろと予測しているわ。」の場面）
図 44

72 nmはどこの長さ？ 2026年10月の最先端

ずんだもん質問

ところで2 nmって、トランジスタのどこの長さなのだ？

動画の画面（「ところで2nmって、トランジスタのどこの長さなのだ？」の場面）
図 45

四国めたん

今の2 nmや3 nmは、製造技術の世代名よ。ゲートの長さそのものではないの。

動画の画面（「今の2nmや3nmは、製造技術の世代名よ。ゲートの長さそのものではないの。」の場面）
図 46

四国めたん

例えばIBMの2 nm研究試作では、ゲート長は12 nmと説明されているわ。

動画の画面（「例えばIBMの2nm研究試作では、ゲート長は12nmと説明されているわ。」の場面）
図 47

四国めたん

先端ロジックでは、2 nm世代のN2や18Aなどが、量産・生産中よ。

動画の画面（「先端ロジックでは、2nm世代のN2や18Aなどが、量産・生産中よ。」の場面）
図 48

四国めたん

Samsungも、2025年の決算資料で、第1世代の2 nmの量産開始を報告しているの。

動画の画面（「Samsungも、2025年の決算資料で、第1世代の2nmの量産開始を報告しているの。」の場面）
図 49

四国めたん

TSMCのN2Pは2026年後半、A14は2028年の量産計画よ。計画と実績は分けてね。

動画の画面（「TSMCのN2Pは2026年後半、A14は2028年の量産計画よ。計画と実績は分けてね。」の場面）
図 50

四国めたん

Intelは18Aが生産中。14Aは、自社製品向けに2027年後半リスク生産の計画よ。

動画の画面（「Intelは18Aが生産中。14Aは、自社製品向けに2027年後半リスク生産の計画よ。」の場面）
図 51

8ラピダス：試作と量産目標の違い

ずんだもん質問

日本のラピダスは、その中で何を目指しているのだ？

四国めたん

IBMと協力して、北海道千歳市の工場で、2 nm世代の製造を進めているわ。

動画の画面（「IBMと協力して、北海道千歳市の工場で、2nm世代の製造を進めているわ。」の場面）
図 52

四国めたん

2025年7月には、2 nmのGAAトランジスタの試作と動作確認を発表したの。

四国めたん：量産の目標は2027年。試作で動くことと、製品を大量に作れることは別なのよ。

動画の画面（「量産の目標は2027年。試作で動くことと、製品を大量に作れることは別なのよ。」の場面）
図 53

四国めたん

量産には、歩留まりに加えて、お客さんが回路を設計できる環境も必要よ。

動画の画面（「量産には、歩留まりに加えて、お客さんが回路を設計できる環境も必要よ。」の場面）
図 54

9iPhone・Macのチップの歩み（年表）

ずんだもん質問

iPhoneやMacでは、チップがどんなふうに変わってきたのだ？

動画の画面（「iPhoneやMacでは、チップがどんなふうに変わってきたのだ？」の場面）
図 55

四国めたん

Appleの発表と分解調査の報告を分けて、年表を見ていきましょう。

動画の画面（「Appleの発表と分解調査の報告を分けて、年表を見ていきましょう。」の場面）
図 56

四国めたん

2013年のA7は、分解調査でSamsungの28 nm製と報告されたわ。

動画の画面（「2013年のA7は、分解調査でSamsungの28nm製と報告されたわ。」の場面）
図 57

四国めたん

2015年のA9は、同じく分解調査で、FinFETのチップと報告されたの。

動画の画面（「2015年のA9は、同じく分解調査で、FinFETのチップと報告されたの。」の場面）
図 58

四国めたん

ただしAppleの発表文には、構造も製造会社も書かれていないの。

動画の画面（「ただしAppleの発表文には、構造も製造会社も書かれていないの。」の場面）
図 59

四国めたん

2018年のA12は7 nm。Appleがスマホ初の7 nmチップと発表したの。

動画の画面（「2018年のA12は7nm。Appleがスマホ初の7nmチップと発表したの。」の場面）
図 60

四国めたん

2020年のA14は5 nmで、118億個のトランジスタを載せていたわ。

動画の画面（「2020年のA14は5nmで、118億個のトランジスタを載せていたわ。」の場面）
図 61

四国めたん

同じ年のM1も5 nmで、160億個。こちらはMacなどに使われたチップね。

動画の画面（「同じ年のM1も5nmで、160億個。こちらはMacなどに使われたチップね。」の場面）
図 62

四国めたん

2023年のA17 Proは3 nm。Appleは業界初の3 nmチップと説明したわ。

動画の画面（「2023年のA17 Proは3nm。Appleは業界初の3nmチップと説明したわ。」の場面）
図 63

四国めたん

2023年のM3は3 nmで250億個。M3 ProやMaxとは別の、基本モデルよ。

動画の画面（「2023年のM3は3nmで250億個。M3 ProやMaxとは別の、基本モデルよ。」の場面）
図 64

四国めたん

2024年のM4は、第2世代の3 nmで、280億個になったの。

動画の画面（「2024年のM4は、第2世代の3nmで、280億個になったの。」の場面）
図 65

四国めたん

トランジスタの総数は、チップの面積や回路の構成でも変わるわ。速さも、個数には比例しないの。

動画の画面（「トランジスタの総数は、チップの面積や回路の構成でも変わるわ。速さも、個数には比例しないの。」の場面）
図 66

四国めたん

2025年のM5は、第3世代の3 nm。同じ3 nmの中でも改良が続いたわ。

動画の画面（「2025年のM5は、第3世代の3nm。同じ3nmの中でも改良が続いたわ。」の場面）
図 67

四国めたん

2026年8月、AppleはM6を、同社初の2 nmチップとして発表したの。

動画の画面（「2026年8月、AppleはM6を、同社初の2nmチップとして発表したの。」の場面）
図 68

四国めたん

同じ年の9月には、iPhone向けのA20 Proも、2 nmと発表されたわ。

動画の画面（「同じ年の9月には、iPhone向けのA20 Proも、2nmと発表されたわ。」の場面）
図 69

四国めたん

ただし、このAppleの発表文だけでは、製造会社やGAA構造までは確認できないの。

動画の画面（「ただし、このAppleの発表文だけでは、製造会社やGAA構造までは確認できないの。」の場面）
図 70

10CFET：NMOSとPMOSを上下に積む

四国めたん

さらに先では、NMOSとPMOSを縦に積むCFETなども研究されているわ。

動画の画面（「さらに先では、NMOSとPMOSを縦に積むCFETなども研究されているわ。」の場面）
図 71

ずんだもん

シートを積む話とは違って、今度は2種類のトランジスタを積むのだ！

動画の画面（「シートを積む話とは違って、今度は2種類のトランジスタを積むのだ！」の場面）
図 72

ずんだもん質問

でも、どうしてNMOSとPMOSを上下に置きたいのだ？

動画の画面（「でも、どうしてNMOSとPMOSを上下に置きたいのだ？」の場面）
図 73

四国めたん

CFETでは、NMOSとPMOSの2つの素子を、上下に重ねるのよ。

四国めたん：imecの試作断面写真では、上にnFET、下にpFETがあるわ。これは配置の一例ね。

動画の画面（「imecの試作断面写真では、上にnFET、下にpFETがあるわ。これは配置の一例ね。」の場面）
図 74

四国めたん

横に並べる場所を減らせるので、同じ論理回路を、より小さな面積に収めやすくなるわ。

四国めたん：課題もあるわ。上下の素子へ配線を届け、抵抗や余計な容量も抑える必要があるの。

動画の画面（「課題もあるわ。上下の素子へ配線を届け、抵抗や余計な容量も抑える必要があるの。」の場面）
図 75

四国めたん

発生した熱を外へ逃がすことも大事。密に積めば、それだけ設計が難しくなるわ。

四国めたん：imecなどが試作や研究を進めているけれど、広く量産で使われている段階とは分けて見てね。

動画の画面（「imecなどが試作や研究を進めているけれど、広く量産で使われている段階とは分けて見てね。」の場面）
図 76

ずんだもん

GAAは通り道を囲む工夫、CFETはNとPの素子を積む工夫。両方を組み合わせるのだ！

動画の画面（「GAAは通り道を囲む工夫、CFETはNとPの素子を積む工夫。両方を組み合わせるのだ！」の場面）
図 77

11裏面給電：信号と電源の配線を分ける

ずんだもん質問

裏面給電という言葉も見たのだ。これも、トランジスタの形の話なのだ？

動画の画面（「裏面給電という言葉も見たのだ。これも、トランジスタの形の話なのだ？」の場面）
図 78

四国めたん

こちらは電源の届け方の工夫よ。Backside Power Delivery、裏面給電ね。

四国めたん：従来は表側の配線に信号も電源も通すけれど、裏面給電では電源を裏側へ回して届けるわ。

動画の画面（「従来は表側の配線に信号も電源も通すけれど、裏面給電では電源を裏側へ回して届けるわ。」の場面）
図 79

四国めたん

狙いの1つは、電源配線の抵抗を下げ、電流が流れるときの電圧降下を小さくすること。

動画の画面（「狙いの1つは、電源配線の抵抗を下げ、電流が流れるときの電圧降下を小さくすること。」の場面）
図 80

ずんだもん

GAAやCFETは素子の構造や置き方、裏面給電は電源の配り方。別の工夫なのだ。

動画の画面（「GAAやCFETは素子の構造や置き方、裏面給電は電源の配り方。別の工夫なのだ。」の場面）
図 81

四国めたん

ええ。Intel 18Aは、GAAのRibbonFETと、裏面給電のPowerViaを組み合わせているわ。

動画の画面（「ええ。Intel 18Aは、GAAのRibbonFETと、裏面給電のPowerViaを組み合わせているわ。」の場面）
図 82

ずんだもん

素子だけ小さくしても足りないのだ。電源を届ける道まで、一緒に進化させるのだ！

動画の画面（「素子だけ小さくしても足りないのだ。電源を届ける道まで、一緒に進化させるのだ！」の場面）
図 83

12アナログ回路に適したプロセスとは？

ずんだもん質問

形が変わると、アナログ回路で習うことも全部変わるのだ？

動画の画面（「形が変わると、アナログ回路で習うことも全部変わるのだ？」の場面）
図 84

四国めたん

ゲート電圧で電流を制御する考え方や、gm、出力抵抗という見方は引き続き使えるわ。

動画の画面（「ゲート電圧で電流を制御する考え方や、gm、出力抵抗という見方は引き続き使えるわ。」の場面）
図 85

四国めたん

ただし、先端素子の数値を、前の単純な2乗則だけで予測することはできないの。

動画の画面（「ただし、先端素子の数値を、前の単純な2乗則だけで予測することはできないの。」の場面）
図 86

四国めたん

それに、アナログ回路には、信号を大きく振ったり、トランジスタを直列に重ねて使ったりするための電圧の余裕が必要なの。

動画の画面（「それに、アナログ回路には、信号を大きく振ったり、トランジスタを直列に重ねて使ったりするための電圧の余裕が必要なの。」の場面）
図 87

四国めたん

電圧の余裕、精度、使える素子、費用を考えると、成熟したプロセスが適する場合も多いわ。

動画の画面（「電圧の余裕、精度、使える素子、費用を考えると、成熟したプロセスが適する場合も多いわ。」の場面）
図 88

四国めたん

ただし一律ではないわ。高速な入出力回路など、先端プロセスが役立つアナログ回路もあるの。

動画の画面（「ただし一律ではないわ。高速な入出力回路など、先端プロセスが役立つアナログ回路もあるの。」の場面）
図 89

13アナログと先端デジタル：チップレットで使い分ける

ずんだもん質問

アナログとデジタルで、得意な製造プロセスを使い分けられないのだ？

動画の画面（「アナログとデジタルで、得意な製造プロセスを使い分けられないのだ？」の場面）
図 90

四国めたん

そこでチップレットよ。機能ごとの小さなチップをつないで、1つのシステムにするの。

四国めたん：例えば、アナログは成熟プロセス、デジタルの演算部は先端で作って、同じパッケージへ。

動画の画面（「例えば、アナログは成熟プロセス、デジタルの演算部は先端で作って、同じパッケージへ。」の場面）
図 91

四国めたん

高価な先端プロセスを必要な部分だけに使えるの。大きな1枚のチップを小さく分けて、歩留まりを上げる狙いもあるわ。

動画の画面（「高価な先端プロセスを必要な部分だけに使えるの。大きな1枚のチップを小さく分けて、歩留まりを上げる狙いもあるわ。」の場面）
図 92

142.5Dと3D、ハイブリッドボンディング

四国めたん

2.5D集積では、チップを横に並べて、細かな配線でつなぐの。

動画の画面（「2.5D集積では、チップを横に並べて、細かな配線でつなぐの。」の場面）
図 93

四国めたん

例えば、インターポーザという中継基板を下に置く。普通の基板より密な接続を作れるわ。

動画の画面（「例えば、インターポーザという中継基板を下に置く。普通の基板より密な接続を作れるわ。」の場面）
図 94

四国めたん

3D集積では、チップを上下に積んで、縦方向につなぐの。横の面積や接続距離を減らせるわ。

ずんだもん質問

上下のチップは、どうやって細かくつなぐのだ？

動画の画面（「上下のチップは、どうやって細かくつなぐのだ？」の場面）
図 95

四国めたん

方法の1つが、ハイブリッドボンディング。絶縁膜どうしと、銅の電極どうしを接合するの。

動画の画面（「方法の1つが、ハイブリッドボンディング。絶縁膜どうしと、銅の電極どうしを接合するの。」の場面）
図 96

四国めたん

接合面にはんだバンプを使わず、微細な間隔で、多くの電気的な接続を作れるわ。

ずんだもん

CFETは素子、ここでいう3D集積はチップを積む話。立体にする場所が違うのだ。

動画の画面（「CFETは素子、ここでいう3D集積はチップを積む話。立体にする場所が違うのだ。」の場面）
図 97

四国めたん

ただし、接続の設計や検査、放熱は難しくなるし、パッケージの費用も増えるわ。

動画の画面（「ただし、接続の設計や検査、放熱は難しくなるし、パッケージの費用も増えるわ。」の場面）
図 98

四国めたん

必ず安くなるわけではないの。性能と費用を合わせて、全体でよい組み合わせを選ぶのよ。

動画の画面（「必ず安くなるわけではないの。性能と費用を合わせて、全体でよい組み合わせを選ぶのよ。」の場面）
図 99

ずんだもん

全部をいちばん細かく作るより、得意な技術を組み合わせて、いいとこ取りするのだ！

動画の画面（「全部をいちばん細かく作るより、得意な技術を組み合わせて、いいとこ取りするのだ！」の場面）
図 100

15まとめ：構造と配線の進化を分けて読む

四国めたん

まとめましょう。プレーナーは上から、FinFETは上と横から、GAAは全周から。

四国めたん：小さくしてもゲートが通り道を制御できるように、形を変えてきたのよ。

動画の画面（「小さくしてもゲートが通り道を制御できるように、形を変えてきたのよ。」の場面）
図 101

ずんだもん

ニュースの数字だけでなく、中の形と、試作なのか量産なのかも見るのだ！

動画の画面（「ニュースの数字だけでなく、中の形と、試作なのか量産なのかも見るのだ！」の場面）
図 102

ずんだもん

最後まで読んでくれてありがとうなのだ！